各种实施方式总体上涉及电子装置，更具体地，涉及一种存储器装置及其操作方法。
背景技术：
最近关于计算机环境的范式已转移至允许随时随地使用计算机系统的普适计算。由此，诸如蜂窝电话、数字相机、膝上型计算机等的便携式电子装置的使用急剧增加。这些便携式电子装置通常使用存储器系统，这些存储器系统使用存储器装置(即，数据存储装置)。数据存储装置用作便携式电子装置的主存储器或辅助存储器。
使用存储器装置的数据存储装置不包括机械驱动单元，因此具有高稳定性、耐久性和信息存取速度，并且消耗很少的电力。作为具有高稳定性、耐久性和信息存取速度并消耗很少的电力的存储器系统的示例，数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置可具有相对低的写和读速度，但即使当电源被关闭时也可保持存储在其中的数据。因此，当需要存储不管供电如何均应该被保持的数据时，可使用非易失性存储器装置。非易失性存储器装置的示例可包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪存可被分类为NOR性存储器或NAND型存储器。
技术实现要素：
根据实施方式，一种存储器装置可包括：存储器单元阵列，其包括多个串；外围电路，其联接到存储器单元阵列并且被配置用于依次对所述多个串执行编程电压施加操作、编程验证操作和空穴注入操作；以及控制逻辑，其被配置用于控制外围电路的操作，其中，在空穴注入操作期间，控制逻辑控制外围电路的操作以在所述多个串中的每一个的源极选择晶体管下方的沟道处生成栅诱导漏极泄漏(GIDL)。
根据实施方式，一种存储器装置可包括：存储器单元阵列，其包括多个串；外围电路，其联接到存储器单元阵列并且被配置用于依次执行编程电压施加操作、编程验证操作和空穴注入操作；以及控制逻辑，其被配置用于控制外围电路的操作，其中，在空穴注入操作期间，控制逻辑控制外围电路的操作以在所述多个串当中的处于编程禁止模式的各个未选串的漏极选择晶体管下方的沟道处生成栅诱导漏极泄漏(GIDL)。
根据实施方式，一种执行包括多个串的存储器装置的编程操作的方法可包括以下步骤：将编程电压施加到所述多个串的字线当中的所选字线；执行编程验证操作；当编程验证操作的结果被确定为失败时，执行空穴注入操作以在所述多个串中的每一个的源极选择晶体管下方的沟道处生成栅诱导漏极泄漏(GIDL)；以及通过增加编程电压从施加编程电压的步骤重新执行编程操作。
根据另一实施方式，一种执行包括多个串的存储器装置的编程操作的方法可包括以下步骤：将编程电压施加到所述多个串的字线当中的所选字线；执行编程验证操作；当编程验证操作的结果被确定为失败时，执行空穴注入操作以在所述多个串当中的处于编程禁止模式的各个未选串的漏极选择晶体管下方的沟道处生成栅诱导漏极泄漏(GIDL)；以及通过增加编程电压从施加编程电压的步骤重新执行编程操作。
根据实施方式，一种存储器装置可包括存储器单元阵列，该存储器单元阵列包括多个串。该存储器装置可包括外围电路，该外围电路联接到存储器单元阵列并且被配置为对所述多个串中的所选串执行编程操作并对所述多个串中的未选串执行空穴注入操作。在空穴注入操作期间，外围电路可将正电压施加到处于编程禁止模式的未选串以及未选串的位线。外围电路可将截止电压施加到与所述多个串中的每一个的漏极选择晶体管联接的漏极选择线。
附图说明
图1是示出根据实施方式的存储器系统的图；
图2是示出图1所示的存储器装置的图；
图3是示出图2所示的存储块的图；
图4是示出具有三维结构的存储块的实施方式的图；
图5是示出具有三维结构的存储块的另一实施方式的图；
图6是示出图2所示的控制逻辑的框图；
图7是示出根据实施方式的存储器装置的编程操作的流程图；
图8是示出图7所示的空穴注入操作的第一实施方式的流程图；
图9是用于示出根据第一实施方式的存储器装置的编程操作的信号波形图；
图10是示出图7所示的空穴注入操作的第二实施方式的流程图；
图11是用于示出根据第二实施方式的存储器装置的编程操作的信号波形图；
图12是示出图7所示的空穴注入操作的第三实施方式的流程图；
图13是用于示出根据第三实施方式的存储器装置的编程操作的信号波形图；
图14是示出包括图2所示的存储器装置的存储器系统的另一实施方式的图；
图15是示出包括图2所示的存储器装置的存储器系统的另一实施方式的图；
图16是示出包括图2所示的存储器装置的存储器系统的另一实施方式的图；以及
图17是示出包括图2所示的存储器装置的存储器系统的另一实施方式的图。
具体实施方式
各种实施方式可涉及一种能够通过在编程操作期间增加未选串的沟道电位电平来改进电特性的存储器装置及其操作方法。
将理解，尽管本文中可使用术语“第一”和/或“第二”来描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一元件。例如，在不脱离本公开的教导的情况下，下面所讨论的第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
将理解，当元件被称为“联接”或“连接”到另一元件时，其可直接联接或连接到另一元件，或者它们之间可存在中间元件。相反，应该理解，当元件被称为“直接联接”或“直接连接”到另一元件时，不存在中间元件。说明元件之间的关系的其它表达，例如“在...之间”、“直接在...之间”、“与...相邻”或“与...直接相邻”应该以相同的方式解释。
本文所使用的术语仅是为了描述特定实施方式，而非旨在限制。在本公开中，除非上下文另外清楚地指示，否则单数形式也旨在包括复数形式。将进一步理解，当在本说明书中使用时，术语“包括”、“包含”、“具有”等指定所述特征、数字、步骤、操作、元件、组件和/或其组合的存在，但不排除一个或更多个其它特征、数字、步骤、操作、元件、组件和/或其组合的存在或添加。
本公开的各种实施方式可涉及一种存储器装置、具有该存储器装置的存储器系统以及该存储器装置的操作方法，其可利用存储器装置的编程操作中所使用的编程脉冲数来确定最终状态检查的结果。
图1是示出根据实施方式的存储器系统1000的图。
参照图1，存储器系统1000可包括存储数据的存储器装置1100以及响应于主机2000的控制来控制存储器装置1100的存储控制器1200。
主机2000可使用诸如高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)的接口协议来与存储器系统1000通信。另外，为了主机2000与存储器系统1000之间的数据通信而提供的接口协议不限于上述示例，可以是诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)或集成驱动电子设备(IDE)的接口协议。
存储控制器1200可控制存储器系统1000的一般操作，并且控制主机2000与存储器装置1100之间的数据交换。例如，存储控制器1200可响应于来自主机2000的请求控制存储器装置1100对数据进行编程或读取。另外，存储控制器1200可存储关于包括在存储器装置1100中的主存储块和子存储块的信息，并且根据为编程操作加载的数据量来选择存储器装置1100对主存储块或子存储块执行编程操作。根据实施方式，存储器装置1100可包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或闪存。
存储控制器1200可控制存储器装置1100执行编程操作、读操作或擦除操作。
图2是示出图1所示的存储器装置1100的图。
参照图2，存储器装置1100可包括存储数据的存储器单元阵列100。存储器装置1100可包括外围电路200，外围电路200被配置为执行将数据存储在存储器单元阵列100中的编程操作、输出所存储的数据的读操作以及擦除所存储的数据的擦除操作。存储器装置1100可包括控制逻辑300，控制逻辑300响应于图1所示的存储控制器1200的控制来控制外围电路200。
存储器单元阵列100可包括多个存储块(MB1至MBk)110，其中k是正整数。局部线LL和位线BL1至BLm可联接到各个存储块(MB1至MBk)110，其中m是正整数。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。另外，局部线LL可包括布置在第一选择线与字线之间以及第二选择线与字线之间的虚拟线。在此示例中，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线和源极选择线、以及源极线SL。例如，局部线LL还可包括虚拟线。例如，局部线LL还可包括管线。局部线LL可分别联接到存储块(MB1至MBk)110，并且位线BL1至BLm可共同联接到存储块(MB1至MBk)110。存储块(MB1至MBk)110可具有二维或三维结构。例如，在2D存储块110中，存储器单元可与基板平行布置。例如，在3D存储块110中，存储器单元可在基板的垂直方向上层叠。
外围电路200可被配置为响应于控制逻辑300的控制对所选存储块110执行编程操作、读操作和擦除操作。例如，外围电路200可包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压发生电路210可响应于操作信号OP_CMD生成用于执行编程操作、读操作和擦除操作的各种操作电压Vop。另外，电压发生电路210可响应于操作信号OP_CMD选择性地对局部线LL进行放电。例如，电压发生电路210可响应于控制逻辑300的控制生成编程电压、验证电压、通过电压、导通电压和截止电压。
行解码器220可响应于行解码器控制信号AD_signals1和AD_signals2将操作电压Vop传送到与所选存储块110联接的局部线LL。例如，行解码器220可响应于行解码器控制信号AD_signals1将从电压发生电路210生成的操作电压(例如，编程电压、验证电压、通过电压等)选择性地施加到局部线LL当中的字线。在另一示例中，行解码器220可响应于行解码器控制信号AD_signals2将从电压发生电路210生成的操作电压(例如，导通电压和截止电压)选择性地施加到局部线LL当中的源极选择线和漏极选择线。在编程验证操作之后和下一编程电压施加操作之前执行的空穴注入操作期间，行解码器220可将截止电压施加到漏极选择线或源极选择线，或者响应于行解码器控制信号AD_signals2将截止电压施加到漏极选择线和源极选择线，以在漏极选择晶体管下方的沟道或者源极选择晶体管下方的沟道处生成栅诱导漏极泄漏(GIDL)。
在编程电压施加操作期间，行解码器220可响应于行解码器控制信号AD_signals1将从电压发生电路210生成的编程电压施加到局部线LL当中的所选字线。行解码器220可将从电压发生电路210生成的通过电压施加到未选字线，即，未被选择的其余字线。另外，行解码器220可在编程验证操作期间响应于行解码器控制信号AD_signals1将从电压发生电路210生成的验证电压施加到局部线LL当中的所选字线，并且可将从电压发生电路210生成的通过电压施加到未选字线，即，未被选择的其余字线。
页缓冲器组230可包括联接到位线BL1至BLm的多个页缓冲器(PB1至PBm)231。页缓冲器(PB1至PBm)231可响应于页缓冲器控制信号PBSIGNALS来操作。例如，页缓冲器(PB1至PBm)231可暂时地存储通过位线BL1至BLm接收的数据，或者可在读操作或验证操作期间感测位线BL1至BLm的电压或电流。另外，页缓冲器(PB1至PBm)231可在编程验证操作之后和下一编程电压施加操作之前执行的空穴注入操作期间将正电压施加到处于编程禁止模式的位线BL1至BLm中的至少一条。
列解码器240可响应于列地址CADD在输入/输出电路250与页缓冲器组230之间传送数据。例如，列解码器240可通过数据线DL与页缓冲器231交换数据，或者可通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将命令CMD和地址ADD从图1所示的存储控制器1200传送到控制逻辑300，或者可与列解码器240交换数据DATA。
通过/失败检查电路260可在读操作或验证操作期间响应于允许比特VRY_BIT<#>生成基准电流，并且可通过将从页缓冲器组230接收的感测电压VPB与通过基准电流生成的基准电压进行比较来输出通过信号PASS或失败信号FAIL。
源极线驱动器270可通过源极线SL联接到包括在存储器单元阵列100中的存储器单元，并且可控制施加到源极线SL的电压。例如，在编程验证操作之后的空穴注入操作期间，源极线驱动器270可将正源极线电压施加到源极线SL。源极线驱动器270可从控制逻辑300接收源极线控制信号CTRL_SL，并且可基于源极线控制信号CTRL_SL来控制施加到源极线SL的源极线电压。
控制逻辑300可响应于命令CMD和地址ADD来输出操作信号OP_CMD、行解码器控制信号AD_signals1和AD_signals2、页缓冲器控制信号PBSIGNALS和允许比特VRY_BIT<#>以控制外围电路200。另外，控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作通过还是失败。
根据上述实施方式的存储器装置1100可在编程验证操作之后和编程电压施加操作之前执行空穴注入操作，以增加包括在存储块中的多个串当中的处于编程禁止模式的未选串的沟道电位电平。空穴注入操作将在下面描述。
图3是示出图2所示的存储块110的图。
参照图3，存储块110可被配置为使得平行布置的多条字线可联接在第一选择线与第二选择线之间。第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。例如，存储块110可包括联接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm中的每一条可联接到各个串ST，并且源极线SL可共同联接到串ST。由于串ST可具有相同的配置，所以作为示例将描述联接到第一位线BL1的串ST。
串ST可包括串联联接在源极线SL与第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。单个串ST可包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且可包括比如图3所示的存储器单元F1至F16更多的存储器单元。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元F1至F16可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同的串ST中的源极选择晶体管SST的栅极可联接到源极选择线SSL，漏极选择晶体管DST的栅极可联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可联接到多条字线WL1至WL16。包括在不同串ST中的多个存储器单元当中的联接到同一字线的一组存储器单元可被称为物理页PPG。因此，存储块110可包括与字线WL1至WL16的数量一样多的物理页PPG。
单个存储器单元可存储一比特的数据。该存储器单元通常被称为单级单元(SLC)。单个物理页PPG可存储与单个逻辑页LPG对应的数据。与单个逻辑页LPG对应的数据可包括与包括在单个物理页PPG中的单元的数量一样多的数据比特。另外，单个存储器单元可存储两比特或更多比特的数据。该单元通常被称为“多级单元(MLC)”。单个物理页PPG可存储与两个或更多个逻辑页LPG对应的数据。
参照图4，存储器单元阵列100可包括多个存储块(MB1至MBk)110。存储块110可包括多个串ST11’至ST1m’和ST21’至ST2m’。多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可在垂直方向(Z方向)上延伸。在存储块110中，m个串可布置在行方向(X方向)上。尽管如图4所示两个串布置在列方向(Y方向)上，这是为了说明方便，三个或更多个串可布置在列方向(Y方向)上。
多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
各个串的源极选择晶体管SST可联接在源极线SL和存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可联接到同一条源极选择线。布置在第一行中的串ST11’至ST1m’的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行中的串ST21’至ST2m’的源极选择晶体管可联接到第二源极选择线SSL2。根据另一实施方式，串ST11’至ST1m’和ST21’至ST2m’的源极选择晶体管可共同联接到单条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
根据实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当提供虚拟存储器单元时，可稳定地控制对应串的电压或电流。结果，存储在存储块110中的数据的可靠性可改进。
各个串的漏极选择晶体管DST可联接在位线和存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可联接到在行方向上延伸的漏极选择线。第一行中的串CS11’至CS1m’的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行中的串CS21’至CS2m’的漏极选择晶体管DST可联接到第二漏极选择线DSL2。
图5是示出具有三维结构的存储块110的实施方式的图。
参照图5，存储器单元阵列100可包括多个存储块(MB1至MBk)110。存储块110可包括多个串ST11至ST1m和ST21至ST2m。根据实施方式，多个串ST11至ST1m和ST21至ST2m中的每一个可具有“U”形状。在第一存储块MB1中，m个串可布置在行方向(X方向)上。尽管如图5所示两个串布置在列方向(Y方向)上，这是为了说明方便，三个或更多个串可布置在列方向(Y方向)上。
多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST与存储器单元MC1至MCn可具有彼此相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层。例如，可在各个串中设置用于提供沟道层的柱。例如，可在各个串中设置用于提供沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱。
各个串的源极选择晶体管SST可联接在源极线SL和存储器单元MC1至MCp之间。
根据实施方式，布置在同一行中的串的源极选择晶体管可联接到在行方向上延伸的源极选择线，并且布置在不同行中的串的源极选择晶体管可联接到不同的源极选择线。如图5所示，第一行中的串ST11至ST1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行中的串ST21至ST2m的源极选择晶体管可联接到第二源极选择线SSL2。
根据另一实施方式，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同联接到单条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可依次布置在垂直方向(Z方向)上并且串联联接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可依次布置在垂直方向(Z方向)上并且串联联接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可通过管式晶体管PT彼此联接。各个串的第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
根据实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当提供虚拟存储器单元时，可稳定地控制对应串的电压或电流。各个串的管式晶体管PT的栅极可联接到管线PL。
各个串的漏极选择晶体管DST可联接在位线和存储器单元MCp+1至MCn之间。布置在行方向上的串可联接到在行方向上延伸的漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
布置在列方向上的串可联接到在列方向上延伸的位线。如图4所示，第一列中的串ST11和ST21可联接到第一位线BL1。第m列中的串ST1m和ST2m可联接到第m位线BLm。
布置在行方向上的串当中的联接到同一字线的存储器单元可形成单个页。例如，第一行中的串ST11至ST1中的联接到第一字线WL1的存储器单元可形成单个页。第二行中的串ST21至ST2m中的联接到第一字线WL1的存储器单元可形成另一单个页。当漏极选择线DSL1和DSL2中的一个被选择时，布置在一个行方向上的串可被选择。当字线WL1至WLn中的一条被选择时，所选串的一个页可被选择。
换言之，图5所示的存储块110可具有与图4所示的存储块110相似的等效电路，不同的是各个串中包括管式晶体管PT。
图6是示出图2所示的控制逻辑300的框图。
参照图6，控制逻辑300可包括ROM 310、编程计数器320、行解码器控制电路330、源极线驱动器控制电路340、页缓冲器控制电路350和电压发生控制电路360。
ROM 310可存储用于执行存储器装置的各种一般操作(编程操作、读操作、擦除操作等)的算法。ROM 310可响应于命令CMD和计数信号count来输出多个内部控制信号int_CS1、int_CS2、int_CS3和int_CS4。
编程计数器320可在存储器装置的一般操作期间生成并输出在预定时段期间计数的计数信号count。
本文中针对参数所使用的词“预定”(例如，预定时间)意指在处理或算法中使用该参数之前确定该参数的值。对于一些实施方式，在处理或算法开始之前确定参数的值。在其它实施方式中，在处理或算法期间，但是在参数在处理或算法中使用之前确定参数的值。
行解码器控制电路330可响应于从ROM 310输出的内部控制信号int_CS1来生成并输出行解码器控制信号AD_signals1和AD_signals2以用于控制图2的行解码器220。
行解码器控制电路330可包括字线电压控制电路331和选择线电压控制电路332。
字线电压控制电路331可响应于内部控制信号int_CS1来生成并输出行解码器控制信号AD_signals1。行解码器控制信号AD_signals1可控制图2的行解码器220将从图2的电压发生电路210生成的操作电压(例如，编程电压、验证电压、通过电压等)选择性地施加到局部线LL当中的字线。
选择线电压控制电路332可响应于内部控制信号int_CS1来生成并输出行解码器控制信号AD_signals2。行解码器控制信号AD_signals2可控制图2的行解码器220将从图2的电压发生电路210生成的操作电压(例如，导通电压和截止电压)选择性地施加到局部线LL当中的源极选择线和漏极选择线。
源极线驱动器控制电路340可响应于从ROM 310输出的内部控制信号int_CS2来生成并输出源极线控制信号CTRL_SL以用于控制图2的源极线驱动器270。源极线控制信号CTRL_SL可控制图2的源极线驱动器270将源极线电压施加到存储器单元阵列100的源极线。
页缓冲器控制电路350可响应于从ROM 310输出的内部控制信号int_CS3来生成并输出页缓冲器控制信号PBSIGNALS以用于控制图2的页缓冲器组230。
电压发生控制电路360可响应于从ROM 310输出的内部控制信号int_CS4来生成并输出操作信号OP_CMD以用于控制图2的电压发生电路210。
图7是示出根据实施方式的存储器装置的编程操作的流程图。
根据实施方式的存储器装置的编程操作可如下参照图1至图7来描述。
当向主机2000请求编程操作时，存储控制器1200可将与编程操作对应的命令CMD、地址ADD和数据DATA输出到存储器装置1100。
控制逻辑300可响应于命令CMD和地址ADD来生成并输出操作信号OP_CMD、行解码器控制信号AD_signals1和AD_signals2以及页缓冲器控制信号PBSIGNALS以用于控制外围电路200执行编程操作。
外围电路200可响应于控制逻辑300的控制来执行编程电压施加操作(S710)。页缓冲器组230可响应于页缓冲器控制信号PBSIGNALS来接收并暂时存储数据DATA，并且可根据暂时存储的数据DATA将编程允许电压(例如，接地电压)或编程禁止电压(例如，电源电压)施加到位线BL1至BLm。电压发生电路210可响应于操作信号OP_CMD来生成用于执行编程操作、读操作和擦除操作的各种操作电压Vop。电压发生电路210可响应于操作信号OP_CMD来生成编程电压和通过电压。响应于行解码器控制信号AD_signals1，行解码器220可将编程电压施加到字线WL1至WL16当中的所选字线并将通过电压施加到剩余字线。
此后，外围电路200可根据控制逻辑300的控制来执行编程验证操作(S720)。电压发生电路210可响应于操作信号OP_CMD来生成验证电压和通过电压。行解码器220可响应于行解码器控制信号AD_signals1来将验证电压施加到字线WL1至WL16当中的所选字线并将通过电压施加到剩余字线。页缓冲器组230可响应于页缓冲器控制信号PBSIGNALS来感测位线BL1至BLm的电位电平或电流量，并且可通过将感测结果与暂时存储的数据DATA进行比较来验证存储器单元的编程是否完成。
可根据上述编程验证操作的结果来确定编程操作通过还是失败(S730)。例如，当所有存储器单元被完全编程时，编程操作可被确定为通过并且可结束。例如，当至少一个存储器单元未被编程时，编程操作可被确定为失败，并且可执行下一操作。
当根据编程验证操作的结果将编程操作确定为失败时，外围电路200可响应于控制逻辑300的控制执行空穴注入操作(S740)。
在空穴注入操作期间，外围电路200可增加包括在存储器单元阵列100中的多个存储块MB1至MBk当中的所选存储块中所包括的多个串当中的处于编程禁止模式的串的沟道电位。处于编程禁止模式的串可包括根据编程验证操作的结果被确定为通过的存储器单元。可根据要编程的数据将编程禁止电压施加到处于编程禁止模式的串。
在执行上述编程验证操作之后，施加到字线的验证电压和通过电压可被放电。当字线被放电时，可能通过包括在串中的编程单元使各个串的沟道发生截止现象。因此，各个串的沟道可被部分地隔离，并且当字线被放电时可能发生负升压现象，从而串的沟道电位可减低超过目标电平。空穴注入操作可在处于编程禁止模式的串中所包括的漏极选择晶体管下方的沟道处或源极选择晶体管下方的沟道处生成GIDL以增加处于编程禁止模式的串的沟道电位。因此，空穴注入操作可对当字线被放电时通过负升压现象减小的处于编程禁止模式的串的沟道电位电平进行补偿。由此，处于编程禁止模式的串的编程干扰现象可改进。
此后，控制逻辑300可增加并重新设定编程电压(S750)。此后，可使用重新设定的编程电压从编程电压施加操作(S710)重新执行编程操作。
图8是示出图7所示的空穴注入操作(S740)的第一实施方式的流程图。
参照图2、图3和图8，在空穴注入操作(S740)期间，源极线驱动器270可将具有正电位的源极线电压施加到源极线SL(S741)。此后，电压发生电路210可生成并输出截止电压并且行解码器220可将截止电压施加到源极选择线SSL(S742)。由此，GIDL可在源极选择晶体管SST下方的沟道处生成并且可朝着沟道的方向流动。换言之，热空穴可在源极选择晶体管SST的漏极区域中生成并且可朝着沟道的方向流动以增加沟道电位。
此后，电压发生电路210可生成并输出导通电压并且行解码器220可将导通电压施加到源极选择线SSL(S743)。由此，各个串的沟道电位可通过源极线电压预充电。
尽管描述了在步骤S742处电压发生电路210生成截止电压并且行解码器220将截止电压施加到源极选择线SSL的本公开的实施方式，当行解码器220将源极选择线SSL联接到接地电源端子以施加截止电压时也可获得相同的效果。
图9是用于示出根据第一实施方式的存储器装置的编程操作的信号波形图。
参照图9，在编程验证操作(t1)期间验证电压Vverify和通过电压Vpass可被施加到字线WL1至WL16。在预定时间之后，施加到字线WL1至WL16的验证电压Vverify和通过电压Vpass可被放电。此后，在空穴注入操作(t2)期间正源极线电压VSL可被施加到源极线SL并且截止电压Vturn-off可被施加到源极选择线SSL以在源极选择晶体管下方的沟道处生成GIDL。此后，在沟道预充电操作(t3)期间，导通电压Vturn-on可被施加到源极选择线SSL以对串的沟道预充电。由于串的沟道通过空穴注入操作(t2)被预充电，所以沟道预充电操作(t3)可被跳过。此后，在编程电压施加操作(t4)期间，施加到源极选择线SSL的电压可被放电至接地电压或预定电压电平并且编程电压Vpgm和通过电压Vpass可被施加到字线WL1至WL16。
图10是示出图7所示的空穴注入操作(S740)的第二实施方式的流程图。
参照图2、图3和图10，在空穴注入操作(S740)期间，页缓冲器组230可将正电压施加到多条位线BL1至BLm当中的与处于编程禁止模式的串联接的未选位线(S744)。正电压可以是编程禁止电压。编程允许电压可被施加到与执行编程操作的串联接的所选位线。此后，电压发生电路210可生成并输出截止电压，并且行解码器220可将截止电压施加到漏极选择线DSL(S745)。由此，GIDL可在漏极选择晶体管DST下方的沟道处生成并且可朝着沟道的方向流动。换言之，热空穴可在漏极选择晶体管DST的源极区域中生成并且可朝着沟道的方向流动以增加沟道电位。
此后，电压发生电路210可生成并输出导通电压，并且行解码器220可将导通电压施加到漏极选择线DSL(S746)。由此，处于编程禁止模式的各个串的沟道电位可通过位线电压预充电。
尽管描述了在步骤S745处电压发生电路210生成截止电压并且行解码器220将截止电压施加到漏极选择线DSL的实施方式，当行解码器220将漏极选择线DSL联接到接地电源端子以施加截止电压时可获得相同的效果。
图11是用于示出根据第二实施方式的存储器装置的编程操作的信号波形图。
参照图11，在编程验证操作(t1)期间，验证电压Vverify和通过电压Vpass可被施加到字线WL1至WL16。在预定时间之后，施加到字线WL1至WL16的验证电压Vverify和通过电压Vpass可被放电。此后，在空穴注入操作(t2)期间，具有正电位的位线电压可被施加到位线当中的与处于编程禁止模式的未选串联接的未选位线Inhibit，并且编程允许电压可被施加到与执行编程操作的所选串联接的所选位线Select。截止电压Vturn-off可被施加到漏极选择线DSL以在漏极选择晶体管下方的沟道处生成GIDL。此后，在沟道预充电操作(t3)期间，导通电压Vturn-on可被施加到漏极选择线DSL以对处于编程禁止模式的未选串的沟道预充电。由于串的沟道通过空穴注入操作(t2)预充电，所以沟道预充电操作(t3)可被跳过。此后，在编程电压施加操作(t4)期间，施加到漏极选择线DSL的电压可被放电至接地电压或预定电压电平，并且编程电压Vpgm和通过电压Vpass可被施加到字线WL1至WL16。
图12是示出图7所示的空穴注入操作(S740)的第三实施方式的流程图。
参照图2、图3和图12，在空穴注入操作(S740)期间，源极线驱动器270可将具有正电位的源极线电压施加到源极线SL并且页缓冲器组230可将正电压施加到多条位线BL1至BLm当中的与处于编程禁止模式的串联接的未选位线(S747)。此后，电压发生电路210可生成并输出截止电压，并且行解码器220可将截止电压施加到源极选择线SSL和漏极选择线DSL(S748)。由此，GIDL可在源极选择晶体管SST下方的沟道和漏极选择晶体管DST下方的沟道处生成并且可朝着沟道的方向流动。换言之，热空穴可在源极选择晶体管SST和漏极选择晶体管DST下方的沟道处生成并且可朝着沟道的方向流动以增加沟道电位。
此后，电压发生电路210可生成并输出导通电压，并且行解码器220可将导通电压施加到源极选择线SSL和漏极选择线DSL(S749)。由此，处于编程禁止模式的各个串的沟道电位可通过位线电压预充电，并且处于编程允许模式的各个串的沟道电位可通过施加到位线的编程允许电压放电。
尽管描述了在步骤S748处电压发生电路210生成截止电压并且行解码器220将截止电压施加到源极选择线SSL和漏极选择线DSL的实施方式，当行解码器220将源极选择线SSL和漏极选择线DSL联接到接地电源端子以施加截止电压时可获得相同的效果。
图13是用于示出根据第三实施方式的存储器装置的编程操作的信号波形图。
参照图13，在编程验证操作(t1)期间，验证电压Vverify和通过电压Vpass可被施加到字线WL1至WL16。在预定时间之后，施加到字线WL1至WL16的验证电压Vverify和通过电压Vpass可被放电。此后，在空穴注入操作(t2)期间，正源极线电压VSL可被施加到源极线SL，具有正电位的位线电压可被施加到位线当中的与处于编程禁止模式的串联接的未选位线Inhibit，并且编程允许电压可被施加到与执行编程操作的串联接的所选位线Select。截止电压Vturn-off可被施加到源极选择线SSL和漏极选择线DSL以在处于编程禁止模式的串的源极选择晶体管和漏极选择晶体管下方的沟道处生成GIDL。此后，在沟道预充电操作(t3)期间，导通电压Vturn-on可被施加到源极选择线SSL和漏极选择线DSL以对处于编程禁止模式的串的沟道预充电。由于串的沟道通过空穴注入操作(t2)预充电，所以沟道预充电操作(t3)可被跳过。此后，在编程电压施加操作(t4)期间，施加到源极选择线SSL和漏极选择线DSL的电压可被放电至接地电压或预定电压并且编程电压Vpgm和通过电压Vpass可被施加到字线WL1至WL16。
图14是示出包括图2所示的存储器装置1100的存储器系统30000的另一实施方式的图。
参照图14，存储器系统30000可被具体实现到蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置中。存储器系统30000可包括存储器装置1100以及控制存储器装置1100的操作的存储控制器1200。存储控制器1200可响应于处理器3100的控制来控制存储器装置1100的数据存取操作(例如，编程操作、擦除操作或读操作)。
存储控制器1200可控制编程到存储器装置1100中的数据通过显示器3200输出。
无线电收发器3300可通过天线ANT来交换无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号改变为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并将所处理的信号传送到存储控制器1200或显示器3200。存储控制器1200可将处理器3100所处理的信号编程到存储器装置1100中。另外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并通过天线ANT将无线电信号输出到外部装置。用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据可通过输入装置3400输入，并且输入装置3400可包括诸如触摸板和计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作以使得从存储控制器1200输出的数据、从无线电收发器3300输出的数据、或者从输入装置3400输出的数据可通过显示器3200输出。
根据实施方式，控制存储器装置1100的操作的存储控制器1200可形成处理器3100的一部分，或者形成为与处理器3100分离的芯片。
图15是示出包括图2所示的存储器装置1100的存储器系统40000的另一实施方式的图。
参照图15，存储器系统40000可被具体实现到个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。
存储器系统40000可包括存储器装置1100以及控制存储器装置1100的数据处理操作的存储控制器1200。
处理器4100可根据通过输入装置4200输入的数据通过显示器4300输出存储在存储器装置1100中的数据。输入装置4200的示例可包括诸如触摸板或计算机鼠标的指点装置、键区或键盘。
处理器4100可控制存储器系统40000的一般操作并且控制存储控制器1200的操作。根据实施方式，控制存储器装置1100的操作的存储控制器1200可以是处理器4100的一部分，或者形成为与处理器4100分离的芯片。
图16是示出包括图2所示的存储器装置1100的存储器系统50000的另一实施方式的图。
参照图16，存储器系统50000可作为图像处理装置(例如数字相机、附接有数字相机的移动电话、附接有数字相机的智能电话或者附接有数字相机的平板PC)提供。
存储器系统50000可包括存储器装置1100以及控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的存储控制器1200。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号，并且数字信号可被传送到处理器5100或存储控制器1200。响应于处理器5100的控制，数字信号可通过显示器5300输出或者通过存储控制器1200被存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可根据处理器5100或存储控制器1200的控制通过显示器5300输出。
根据实施方式，控制存储器装置1100的操作的存储控制器1200可以是处理器5100的一部分，或者形成为与处理器5100分离的芯片。
图17是示出包括图2所示的存储器装置1100的存储器系统70000的另一实施方式的图。
参照图17，存储器系统70000可包括存储卡或智能卡。存储器系统70000可包括存储器装置1100、存储控制器1200和卡接口7100。
存储控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是(但不限于)安全数字(SD)卡接口或多媒体卡(MMC)接口。
卡接口7100可根据主机60000的协议对主机60000与存储控制器1200之间的数据交换进行接口。根据实施方式，卡接口7100可支持通用串行总线(USB)协议、芯片间(IC)USB协议。卡接口可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
当存储器系统70000连接到诸如PC、平板PC、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可响应于微处理器6100的控制通过卡接口7100和存储控制器1200来执行与存储器装置1100的数据通信。
如上所述，根据本公开，存储器装置可通过在编程操作期间增加未选串的沟道电位电平来改进编程干扰现象。
根据本公开，可使用编程操作中所使用的编程脉冲数来确定最终状态检查的结果，因此可抑制在编程操作之后的总体操作中可能发生的错误。
实施方式的上述示例仅是为了理解本公开的技术精神，本公开的范围不应限于实施方式的上述示例。对于本公开所属领域的技术人员而言将显而易见的是，除了实施方式的上述示例之外，还可进行基于本公开的技术精神的其它修改。
除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。除非在本公开中另外定义，否则这些术语不应被解释为理想的或过于正式的。
相关申请的交叉引用
本申请要求4月25日提交于韩国知识产权局的韩国专利申请号10--0047970的优先权，其完整公开通过引用并入本文。
技术特征：
1.一种存储器装置，该存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个串；
外围电路，该外围电路联接到所述存储器单元阵列并且被配置为依次对所述多个串执行编程电压施加操作、编程验证操作和空穴注入操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路的操作，
其中，在所述空穴注入操作期间，所述控制逻辑控制所述外围电路的操作以在所述多个串中的每一个的源极选择晶体管下方的沟道处生成栅诱导漏极泄漏GIDL。
2.根据权利要求1所述的存储器装置，其中，所述外围电路包括：
电压发生电路，该电压发生电路被配置为生成编程电压、验证电压、通过电压、导通电压和截止电压；
行解码器，该行解码器被配置为接收所述编程电压、所述验证电压、所述通过电压、所述导通电压和所述截止电压，并将所述编程电压、所述验证电压、所述通过电压、所述导通电压和所述截止电压施加到所述存储器单元阵列的字线、源极选择线和漏极选择线；
源极线驱动器，该源极线驱动器联接到所述存储器单元阵列的源极线并且被配置为将源极线电压施加到所述源极线；以及
页缓冲器组，该页缓冲器组联接到所述存储器单元阵列的位线，被配置为在所述编程电压施加操作期间根据要编程的数据来控制各条位线的电位电平，或者被配置为在所述编程验证操作期间感测各条位线的电位电平或电流量。
3.根据权利要求2所述的存储器装置，其中，在所述空穴注入操作期间，所述源极线驱动器将正源极线电压施加到所述源极线，并且所述行解码器将所述截止电压施加到所述源极选择线。
4.根据权利要求2所述的存储器装置，该存储器装置还包括：
行解码器控制电路，该行解码器控制电路被配置用于生成并输出用于控制所述行解码器的行解码器控制信号；
源极线驱动器控制电路，该源极线驱动器控制电路被配置用于生成并输出用于控制所述源极线驱动器的源极线控制信号；
页缓冲器控制电路，该页缓冲器控制电路被配置用于生成并输出用于控制所述页缓冲器组的页缓冲器控制信号；以及
电压发生控制电路，该电压发生控制电路被配置用于生成并输出用于控制所述电压发生电路的操作信号。
5.根据权利要求4所述的存储器装置，其中，所述行解码器控制电路包括：
字线电压控制电路，该字线电压控制电路被配置用于生成第一行解码器控制信号以用于控制所述行解码器将所述编程电压、所述验证电压和所述通过电压选择性地施加到所述存储器单元阵列的所述字线；以及
选择线电压控制电路，该选择线电压控制电路被配置用于生成第二行解码器控制信号以用于控制所述行解码器将所述导通电压和所述截止电压选择性地施加到所述存储器单元阵列的所述源极选择线。
6.根据权利要求1所述的存储器装置，其中，所述外围电路在所述空穴注入操作之后执行将各个所述串的沟道预充电到一定电平的沟道预充电操作。
7.根据权利要求1所述的存储器装置，其中，在所述空穴注入操作期间，所述控制逻辑控制所述外围电路在所述多个串当中的处于编程禁止模式的各个串的漏极选择晶体管下方的沟道处生成所述GIDL。
8.一种存储器装置，该存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个串；
外围电路，该外围电路联接到所述存储器单元阵列并且被配置用于依次执行编程电压施加操作、编程验证操作和空穴注入操作；以及
控制逻辑，该控制逻辑被配置用于控制所述外围电路的操作，
其中，在所述空穴注入操作期间，所述控制逻辑控制所述外围电路的操作以在所述多个串当中的处于编程禁止模式的各个未选串的漏极选择晶体管下方的沟道处生成栅诱导漏极泄漏GIDL。
9.根据权利要求8所述的存储器装置，其中，处于所述编程禁止模式的所述未选串包括包含根据所述编程验证操作的结果被确定为通过的存储器单元的串以及根据要编程的数据被施加有编程禁止电压的串。
10.根据权利要求8所述的存储器装置，其中，所述外围电路包括：
电压发生电路，该电压发生电路被配置用于生成编程电压、验证电压、通过电压、导通电压和截止电压；
行解码器，该行解码器被配置用于接收所述编程电压、所述验证电压、所述通过电压、所述导通电压和所述截止电压，并将所述编程电压、所述验证电压、所述通过电压、所述导通电压和所述截止电压施加到所述存储器单元阵列的字线、源极选择线和漏极选择线；
源极线驱动器，该源极线驱动器联接到所述存储器单元阵列的源极线并且被配置用于将源极线电压施加到所述源极线；以及
页缓冲器组，该页缓冲器组联接到所述存储器单元阵列的位线，被配置用于在所述编程电压施加操作期间根据要编程的数据来控制各条位线的电位电平，被配置用于在所述编程验证操作期间感测各条位线的电位电平或电流量，或者被配置用于在所述空穴注入操作期间将正电压施加到与处于所述编程禁止模式的所述未选串联接的位线。
11.根据权利要求10所述的存储器装置，其中，在所述空穴注入操作期间，所述行解码器将所述截止电压施加到所述漏极选择线。
12.根据权利要求10所述的存储器装置，该存储器装置还包括：
行解码器控制电路，该行解码器控制电路被配置用于生成并输出用于控制所述行解码器的行解码器控制信号；
源极线驱动器控制电路，该源极线驱动器控制电路被配置用于生成并输出用于控制所述源极线驱动器的源极线控制信号；
页缓冲器控制电路，该页缓冲器控制电路被配置用于生成并输出用于控制所述页缓冲器组的页缓冲器控制信号；以及
电压发生控制电路，该电压发生控制电路被配置用于生成并输出用于控制所述电压发生电路的操作信号。
13.根据权利要求12所述的存储器装置，其中，所述行解码器控制电路包括：
字线电压控制电路，该字线电压控制电路被配置用于生成第一行解码器控制信号以用于控制所述行解码器将所述编程电压、所述验证电压和所述通过电压选择性地施加到所述存储器单元阵列的所述字线；以及
选择线电压控制电路，该选择线电压控制电路被配置用于生成第二行解码器控制信号以用于控制所述行解码器将所述导通电压和所述截止电压选择性地施加到所述存储器单元阵列的所述漏极选择线。
14.根据权利要求8所述的存储器装置，其中，所述外围电路在所述空穴注入操作之后执行将各个所述串的沟道预充电至一定电平的沟道预充电操作。
15.根据权利要求8所述的存储器装置，其中，在所述空穴注入操作期间，所述控制逻辑控制所述外围电路在所述多个串中的每一个的源极选择晶体管下方的沟道处生成所述GIDL。
16.一种执行包括多个串的存储器装置的编程操作的方法，该方法包括以下步骤：
将编程电压施加到所述多个串的字线当中的所选字线；
执行编程验证操作；
当所述编程验证操作的结果被确定为失败时，执行空穴注入操作以在所述多个串中的每一个的源极选择晶体管下方的沟道处生成栅诱导漏极泄漏GIDL；以及
通过增加所述编程电压来从施加所述编程电压的步骤重新执行所述编程操作。
17.根据权利要求16所述的方法，该方法还包括以下步骤：
在所述空穴注入操作期间，将正源极线电压施加到与所述多个串联接的源极线；以及
将截止电压施加到与所述多个串中的每一个的所述源极选择晶体管联接的源极选择线。
18.根据权利要求16所述的方法，该方法还包括以下步骤：在执行所述空穴注入操作之后重新执行施加所述编程电压的步骤之前，对所述多个串中的每一个的沟道预充电。
19.根据权利要求16所述的方法，其中，所述空穴注入操作在所述多个串当中的处于编程禁止模式的各个未选串的漏极选择晶体管下方的沟道处生成所述GIDL。
20.根据权利要求19所述的方法，该方法还包括以下步骤：
在所述空穴注入操作期间，将正电压施加到位线以及处于所述编程禁止模式的所述未选串；以及
将截止电压施加到与所述多个串中的每一个的所述漏极选择晶体管联接的漏极选择线。
21.一种执行包括多个串的存储器装置的编程操作的方法，该方法包括以下步骤：
将编程电压施加到所述多个串的字线当中的所选字线；
执行编程验证操作；
当所述编程验证操作的结果被确定为失败时，执行空穴注入操作以在所述多个串当中的处于编程禁止模式的各个未选串的漏极选择晶体管下方的沟道处生成栅诱导漏极泄漏GIDL；以及
通过增加所述编程电压来从施加所述编程电压的步骤重新执行所述编程操作。
22.根据权利要求21所述的方法，该方法还包括以下步骤：
在所述空穴注入操作期间，将正电压施加到处于所述编程禁止模式的所述未选串以及所述未选串的位线；以及
将截止电压施加到与所述多个串中的每一个的所述漏极选择晶体管联接的漏极选择线。
23.根据权利要求21所述的方法，该方法还包括以下步骤：在执行所述空穴注入操作之后重新执行施加所述编程电压的步骤之前，对所述多个串中的每一个的沟道预充电。
24.根据权利要求21所述的方法，其中，所述空穴注入操作在所述多个串中的每一个的源极选择晶体管下方的沟道处生成所述GIDL。
25.根据权利要求24所述的方法，该方法还包括以下步骤：
在所述空穴注入操作期间，将正源极线电压施加到与所述多个串联接的源极线；以及
将截止电压施加到与所述多个串中的每一个的所述源极选择晶体管联接的源极选择线。
26.一种存储器装置，该存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个串；以及
外围电路，该外围电路联接到所述存储器单元阵列，并且被配置为对所述多个串中的所选串执行编程操作并对所述多个串中的未选串执行空穴注入操作，
其中，在所述空穴注入操作期间，所述外围电路将正电压施加到处于编程禁止模式的所述未选串以及所述未选串的位线，并且
其中，所述外围电路将截止电压施加到与所述多个串中的每一个的漏极选择晶体管联接的漏极选择线。
技术总结
存储器装置以及该存储器装置的操作方法。一种存储器装置包括：存储器单元阵列，其包括多个串；外围电路，其联接到存储器单元阵列并且被配置用于依次对所述多个串执行编程电压施加操作、编程验证操作和空穴注入操作；以及控制逻辑，其被配置用于控制外围电路的操作，其中，在空穴注入操作期间，控制逻辑控制外围电路的操作以在所述多个串中的每一个的源极选择晶体管下方的沟道处生成栅诱导漏极泄漏GIDL。
技术研发人员：李熙烈;李丙仁;李相宪
受保护的技术使用者：爱思开海力士有限公司
技术研发日：.12.12
技术公布日：.11.01
