Verilog 实现伪随机数生成器（线性反馈移位寄存器）

Verilog 实现伪随机数生成器（线性反馈移位寄存器）

1，题目2，RTL代码设计3，testbench测试代码4，前仿真，波形验证

参考文献1

1，题目

不简单的进行移位，而是在移位的基础上加上异或门，如题目所示，这就相当于每进行一次移位，寄存器中的值会发生改变，一直移动，一直改变，就形成了伪随机数。

2，RTL代码设计

// Verilog 实现伪随机数生成器（线性反馈移位寄存器）module LSFR(</