1、计算机组成原理 实验系列,一、总线与寄存器 二、进位加法器 三、比较器(仲裁器) 四、计数器 五、运算器 六、存储器 七、时序发生器 八、微程序控制器 九、硬布线控制器,赖晓铮 博士 华南理工大学 QQ: 68046508,(九)硬布线控制器 实验,实验内容： 分别设计单周期和多周期硬布线版本的CPU，并比较两者“状态机”的差异。两个版本的CPU在功能上完全兼容微程序版本CPU(数据通路相同，指令集相同)，仅用硬布线逻辑取代微程序控制器，产生时序各阶段所需的微操作信号。,实验目的： 掌握硬布线控制器的组成原理及设计方法。 理解单周期和多周期硬布线控制器的“状态机”模型，了解两者间的差异。,单周期硬布线控制器版本的CPU,多周期硬布线控制器版本的CPU,CPU的指令格式,NOP,空指令：不执行任何操作,HLT,“断点”：硬件停机,JMP1,间接寻址： addr1 =addr2，addr2 PC,JMP2,直接寻址： addr1 PC,二次间址：addr1=addr2, addr2=addr3, addr3PC,JMP3,单周期 硬布线控制器 状态机,多周期 硬布线控制器 状态机,Meal。
2、y状态机,单周期 硬布线控制器 状态机流程图,指令译码 电路 微操作信号 硬布线逻辑,(单周期) 时序发生器,多周期 硬布线控制器 状态机流程图,M1M时序：M=NOPM1+JMP1M2+JMP2M3+JMP3M4,LDIR = #LDPC = M1 LDAR = PC_INC = 1 #OE = 0,(多周期) 时序发生器,指令译码电路 M硬布线逻辑 微操作信号 硬布线逻辑,初始化过程： 时钟CLK接在MANUAL_CLK端，令RESET=1，则#CLR=0，清零微地址寄存器MAx和指令寄存器IR。此时， #HLT=1 ，且74LS194状态S0,S1=1,1，工作模式是送数。 手动按钮MANUAL_CLK一次，令CLK端上升沿跳变，节拍T1,T2,T3,T4=1,0,0,0。 令RESET=0，74LS194恢复循环右移模式，进入第一条指令的取指周期节拍时序。,重启过程(跳出HLT“断点”)： 时钟CLK接在MANUAL_CLK端，令RESET=1，则#CLR=0，清零微地址寄存器MA4MA0和指令寄存器IR。此时，#HLT=1，且74LS194状态S0,S1=1,1，工作模式是送。
3、数。 令RESET=0，74LS194恢复循环右移模式，进入第一条指令的取指周期节拍时序。 注：跳出“断点”后，CPU进入HLT指令的后续下一条指令的取指周期。,实验步骤： 1) 编译如下页所示的机器语言源程序，生成HEX文件分别烧写到单周期和多周期硬布线控制器版本的程序存储器PROGRAM中(编译和烧写asm文件的方法参见“2.6存储器实验：ROM批量导入数据”) 2) 分别在单周期硬布线控制器版本的CPU和多周期硬布线控制器版本的CPU中，手动单步执行或自动执行上述机器语言程序。观察每次单步执行或自动运行到“断点”处的寄存器AR、IR、PC及总线BUS上的数据，对比单周期和多周期硬布线控制器的程序运行效率差异。,JMP1_2_3,思考题： 请问多周期硬布线控制器可否取消TCLOCK，简化为只有一级状态机MCLOCK？如果可以，硬布线控制器电路怎么修改？ 在本实验的 CPU模型机上增加两个74LS173寄存器R1和R2，以及一个连接总线BUS的8位拨码开关，扩展CPU指令集，增加下述MOV/SET指令及相应的微指令： 注：IMM是由拨码开关输入的8位立即数；RA和RB是在指令“功能” 描述中的逻辑寄存器，可以对应R0或R1寄存器。,(九)硬布线控制器 实验,思考题： 在上述思考题的电路基础上，参考上述“2.5运算器实验”，再增加74LS181运算器电路，扩展CPU指令集，增加下述ADD/SUB/AND/OR/XOR指令及相应的微指令：,(九)硬布线控制器 实验,The End !,。
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